并行存储器|基于CPLD的并行数字量存储器设计

时间：2017-01-03 23:49:57 作者：张军权；姚舜才；

本文作者：张军权；姚舜才；成功正常投稿发表论文到《中国科技信息》2015年08期,引用请注明来源400期刊网！
【摘要】：正存储测试技术是建立在超大规模集成电路和计算机技术基础之上的现代测试技术。存储测试系统是为完成存储测试目的而设计的物理系统,它工作在高温、高压、强冲击振动、高过载等恶劣环境和紧凑设计条件下,自动完成被测信息的实时采集与存储记忆。本系统主要由三路并行数据接口,RAM,CPLD芯片,以及计算机的外设组成。设计电路中CPLD主要起时序控制作用,在由计算机发出选择其中一路数据进行存储的处理请求后,经由CPLD来控制选通三路数字量中的一路数据,然后数据通过数据电缆被读取到存储器中并进行存储。数据存储完毕,当计算机发出读取数据请求后,通过CPLD的控制作用,存储后的数字量按照EPP模式从RAM经由并行接口读入到计算机中,通过软件实现显示和检测,本存储系统实现的是一个动态的存储过程。
【论文正文预览】：引言存储测试是被测对象在允许约束的条件下,通过内置微型存储测试仪器实时采集与存储信息,而后通过记录仪和一定手段再现被测信息的一种动态测试技术。存储测试技术特点是现场实时完成数据采集与存储,特别是在多种恶劣环境和紧凑设计条件下完成动态参数测试,事后回收处理再现
【文章分类号】：TP333
【稿件关键词】：计算机技术基础;数据请求;存储系统;设计电路;数据存储;控制作用;并行数据;选通;存储过程;三路;
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【稿件标题】：并行存储器|基于CPLD的并行数字量存储器设计
【作者单位】：中北大学计算机与控制工程学院;
【发表期刊期数】：《中国科技信息》2015年08期
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